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vhdl语言在结构体中定义的信号如果没赋初值那仿真时算0吗？
vhdl语言在结构体中定义的信号如果没赋初值那仿真时算0吗？
2025-05-14 21:09:36
推荐回答（1个）
回答1：
仿真时将会赋一个初值：如果这个信号的类型的值是可以比较大小的话（例如整型、实型等）就付给这个信号一个最小值；如果这个信号的类型的值是不能比较大小的话（例如枚举类型）就赋给这个信号一个最左值。
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